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利用自旋电子学技术实现待机时零耗电的集成电路(图)

导读: 日本东北大学电气通信研究所与日立制作所利用自旋电子学技术和硅技术,试制成功了运算功能和非易失性内存功能一体化的集成电路。

    日本东北大学电气通信研究所与日立制作所利用自旋电子学技术和硅技术,试制成功了运算功能和非易失性内存功能一体化的集成电路。在嵌入MOS晶体管的硅芯片上,通过层叠基于自旋电子学技术的元件之一的磁性隧道结(Magnetic Tunnel Junction,MTJ)元件而实现。除能够实现硅芯片上运算区域与内存区域之间数据的高速传送之外,还可实现集成电路的小型化。


    另外,如果使用了MTJ元件,就可以实现非易失性内存,因此无需为保持存储数据而一直通电,这样就可将CPU待机状态时耗电量减至零。集成电路的制作过程中,日立制作所负责制作硅芯片上的MOS晶体管,东北大学电气通信研究所负责层叠MTJ元件。


    此前基于CMOS逻辑的集成电路需要另外配备运算电路和内存电路,因此运算逻辑部分与内存部分之间的数据传送会出现延迟,并且存在着由此引发的高耗电问题。另外,由于MOS晶体管本身不具有存储功能,因此组合使用了MOS晶体管的内存电路,所以为保持存储数据需要一直通电。此前一直存在着电路规模大和泄漏电流导致的待机耗电增加的问题。解决这些问题的方法包括,采用将运算逻辑部分和内存部分紧密配置在一起的“Logic in Memory Architecture”,同时把内存部分改为非易失性内存。


    此次试制的芯片为全加器。由“SUM”和“CARRY”部分构成,芯片的面积方面,SUM部分为15.5μm×10.7μm,CARRY部分为13.9μm×10.7μm。CMOS逻辑部分采用日立制作所的0.18μm工艺制成。


    此次成果已刊登在日本应用物理学会杂志“Applied Physics Express”的2008年8月22日电子版上。 


此次开发的全加器的试制芯片
 

 

硅芯片上层叠MTJ的集成电路结构
 
 


    (助编:xiaohu)

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